Verilog-Prüfingenieur | Verifikation, SystemC, UVM, C++, Python | Inhouse (mwd)
Unser Klient ist ein kleineres Unternehmen mit Sitz in München, das elektronische Produkte herstellt, die z. B. bei der Displaytechnik eine wichtige Rolle spielen. Mit diesen Produkten ist er ein äußerst erfolgreicher Nischenzulieferer für die Automobilhersteller und kann daher auf große Stabilität und gezieltes Wachstum verweisen.
Lust auf Innovation? Arbeiten Sie an einem komplett neuem Produkt in einem wachsenden, mehrfach für seine Innovationen ausgezeichneten deutschen mittelständischen Unternehmen.
Emplacement:
München (Home Office bis 40%)
Type de contrat:
Unbefristete Festanstellung durch unseren Klienten
Vos devoirs
- Als Verilog-Prüfingenieur sind Sie betraut mit der Verifikation eines komplett neu entwickelten Produkts und der Optimierung der Verifikationsumgebung.
- Sie verantworten den Entwurf und die Implementierung von Tests mit SystemVerilog UVM und SystemC.
- Ebenso führen Sie Simulationen durch und analysieren Test- und Simulationsergebnisse.
- Dabei arbeiten Sie eng mit dem Designteam zusammen und unterstützen bei der Inbetriebnahme neuer Geräte der Laborumgebung.
Votre profil
- (Fach)Hochschulabschluss einer geeigneten technischen Fachrichtung oder vergleichbare einschlägige Berufserfahrung
- Mehrere Jahre einschlägige Berufserfahrung in der digitalen Verifikation mit SystemVerilog oder UVM sowie dem Entwurf von Tests, Testaufbauten und Testplänen
- Erfahrung mit SystemC ist wünschenswert, aber kein Muss
- Kenntnisse in der Arbeit mit Linux als Betriebssystem und mit einer Skriptsprache wie z.B. Python oder Perl
- Idealerweise Erfahrung im digitalen Design und mit objektorientiertem C++
- Von Vorteil aber kein Muss sind Kenntnisse von gängigen Videoschnittstellen und Datenschnittstellen
- Gute Deutsch- und Englischkenntnisse
22892 via e-mail
